بڑے پیمانے پر پیداوار میں ہائی شیٹ ریزسٹنس ایمیٹرز: اصل رکاوٹ کہاں ہے؟
مواد کی فہرست
مصنوعات کا تعارف
PV کی دنیا میں ہر کوئی اسے ایک حقیقت مانتا ہے: ایمیٹر شیٹ ریزسٹنس (Rsheet) کو بڑھانے سے آپ کو زیادہ Voc ملتا ہے، لیکن آپ اس کی قیمت گرتے ہوئے فل فیکٹر سے ادا کرتے ہیں۔ تو پہلا سوال آسان ہے۔ کیا اس بار ہائی شیٹ ریزسٹنس نے واقعی FF کو توڑ دیا؟
اعداد و شمار a سے d میں باکس پلاٹ دیکھیں۔ ڈیٹا کچھ متضاد ہے۔
ہائی-Rsheet سنگل پولی-Si بمقابلہ لو-Rsheet سنگل پولی-Si: Jsc بمشکل حرکت کرتا ہے، ΔJsc 0 کے قریب ہے۔ Voc تھوڑا سا بڑھتا ہے۔ اور FF، گرنے کے بجائے، دراصل تھوڑا سا اوپر آتا ہے۔
ہائی-Rsheet ڈبل پولی-Si مکمل پیکج ہے۔ لو-Rsheet سنگل پولی-Si بیس لائن کے مقابلے میں، Jsc تقریباً 0.12 mA/cm² بڑھتا ہے، Voc تقریباً 2 mV بڑھتا ہے، اور FF تقریباً 0.4% بڑھ جاتا ہے۔
نتیجہ: ہائی شیٹ ریزسٹنس ایمیٹر نے وہ ٹرانسپورٹ جرمانہ نہیں لایا جس سے سب ڈرتے تھے۔ ساختی اصلاح کے ذریعے، اس نے اس کے بجائے برقی پیرامیٹرز کے پورے سیٹ کو بہتر کیا۔
تکنیکی پیرامیٹرز
"ڈیڈ لیئر" سے باریک گرڈ تک: درست سرجری
اعداد e اور f اس کے پیچھے طبیعیات کو ظاہر کرتے ہیں۔
پہلے، ڈیڈ لیئر کو ختم کریں اور لائف ٹائم کو دوگنا کریں۔ ECV (الیکٹرو کیمیکل کیپیسیٹینس-وولٹیج) پروفائل شکل e میں دکھاتا ہے کہ ہائی-Rsheet ایمیٹر (سرخ وکر) کی سطحی بوران ارتکاز لو-Rsheet (نیلے وکر) سے کافی کم ہے۔ اس کا مطلب ہے کہ سطح کی "ڈیڈ لیئر"، بھاری ڈوپنگ کی وجہ سے جالی کو پہنچنے والا نقصان، پتلی ہو جاتی ہے۔
یہ شکل f میں مؤثر اقلیتی کیریئر لائف ٹائم میں ظاہر ہوتا ہے۔ کم-Rsheet نمونہ 10^15 cm^-3 کے انجیکشن لیول پر صرف 0.70 ms تک پہنچتا ہے، جبکہ زیادہ-Rsheet نمونہ براہ راست 1.12 ms تک چلا جاتا ہے۔ طویل اقلیتی کیریئر لائف ٹائم ری کمبینیشن کرنٹ کثافت J0 کو نیچے کھینچتا ہے (شکل g دیکھیں)، جو Voc گین کو ایک مضبوط بنیاد فراہم کرتا ہے۔
| پیرامیٹر | کم-Rsheet ایمیٹر | زیادہ-Rsheet ایمیٹر |
|---|---|---|
| اقلیتی کیریئر لائف ٹائم (10^15 cm^-3 پر) | 0.70 ms | 1.12 ms |
| گرڈ لائن پچ | 1120 μm | 825 μm |
| گرڈ لائن چوڑائی | 20 μm | 10 μm |
| J0 (ڈبل پولی-Si) | زیادہ | ~5 fA/cm² |
| رابطہ مزاحمتی ρc (ڈبل پولی-Si) | — | ~2-3 mΩ·cm² |
صرف زیادہ شیٹ ریزسٹنس کافی نہیں، آپ کو اب بھی لیٹرل ٹرانسپورٹ کو ٹھیک کرنا ہوگا۔ شکل i میں مائیکروگرافس کا موازنہ کریں۔ کم-R ایمیٹر کی گرڈ پچ 1120 μm اور لائن چوڑائی 20 μm ہے۔ زیادہ-R ایمیٹر پچ کو 825 μm تک تنگ کرتا ہے اور لائن چوڑائی کو 10 μm تک چھوٹا کرتا ہے۔ یہ گرڈ ری ڈیزائن کا جوہر ہے: چونکہ ایمیٹر مزاحمت بڑھ گئی، گرڈ کو گھنا اور باریک بنائیں تاکہ مزید کنڈکٹیو راستے شامل ہوں، جبکہ پتلی انگلیاں شیڈنگ ایریا کو کم کرتی ہیں۔ یہ باریک ڈیزائن نہ صرف زیادہ شیٹ ریزسٹنس کے نقصان کو ختم کرتا ہے، بلکہ آپٹیکل کیپچر کو بھی بہتر بناتا ہے۔
تکنیکی فوائد
برقی پیرامیٹرز کے درمیان گہرا سمجھوتہ
شکل g اور h ان دو پیرامیٹرز کا احاطہ کرتی ہیں جن کی ایک لائن انجینئر سب سے زیادہ پرواہ کرتا ہے۔
ری کمبینیشن کرنٹ کثافت (J0): زیادہ-Rsheet ڈبل پولی-Si (سرخ نقطے) میں سب سے کم J0 ہے، تقریباً 5 fA/cm²، جو دوسرے گروپوں سے کافی کم ہے۔ یہ ظاہر کرتا ہے کہ ڈبل پولی-Si ڈھانچہ دھاتی نجاست کے پھیلاؤ کو مؤثر طریقے سے روکتا ہے اور انٹرفیس پاسیویشن کی حفاظت کرتا ہے۔
رابطہ مزاحمتی (ρc): ایک زیادہ شیٹ ریزسٹنس ایمیٹر عام طور پر رابطہ مزاحمت کو بڑھاتا ہے۔ لیکن شکل h میں زیادہ-Rsheet ڈبل پولی-Si (سرخ نقطے) ρc کو اب بھی کم سطح پر رکھتا ہے، تقریباً 2-3 mΩ·cm²۔ بہتر میٹلائزیشن (مثال کے طور پر LECO یا نینو سیکنڈ جول ہیٹنگ) کے ذریعے، ایک زیادہ شیٹ ریزسٹنس ایمیٹر اب بھی ایک اچھا اوہمک رابطہ بنا سکتا ہے، اور کوئی "زیادہ مزاحمت زیادہ مزاحمت سے ملتی ہے" FF تباہی نہیں ہوتی۔
مصنوعات کی درخواست
پروڈکشن لائن کے لیے تین سخت نمبر
شکل j سے l میں نقلی اور پیمائش شدہ ڈیٹا کو یکجا کرتے ہوئے، PE (عمل انجینئرز) اور PD (مصنوعات تیار کرنے والوں) کے لیے کچھ اہم نکات یہ ہیں۔
شیٹ ریزسٹنس کے لیے ایک نیا معیار: روایتی 100-200 Ω/□ بہترین نہیں ہو سکتا۔ ڈیٹا بتاتا ہے کہ تقریباً 430 Ω/□ (شکل e میں سرخ منحنی) پر دھکیلنا بہترین لائف ٹائم اور Voc کا فائدہ دیتا ہے۔ لیکن اس کے لیے ٹیوب فرنس کی بہترین یکسانیت ضروری ہے، ورنہ کنارے کا اثر بڑھ جاتا ہے۔
گرڈ ڈیزائن کا توازن: لائن کی چوڑائی 20 μm سے 10 μm تک کم کرنے سے اسکرین پرنٹنگ کی سیدھ کی درستگی اور سلور پیسٹ کی ریولوجی پر بہت زیادہ مطالبات آتے ہیں۔ شکل k میں نقلی سطح گرڈ پچ اور ایمیٹر شیٹ ریزسٹنس کے درمیان ایک بہترین مماثل زون دکھاتی ہے، اور اندھا دھند انگلیوں کو تنگ کرنے سے سیریز ریزسٹنس بڑھ جاتا ہے۔
ڈبل پولی کا "غیر مرئی بکتر": شکل l میں کرنٹ ڈینسٹی-وولٹیج (JV) منحنی ظاہر کرتا ہے کہ ہائی-Rsheet ڈبل پولی-Si منحنی سب سے بھرا ہوا ہے، جس میں کوئی واضح موڑ نہیں ہے۔ یہ ثابت کرتا ہے کہ ڈبل پرت کا ڈھانچہ پرجیوی رساو کو دبانے میں کام کرتا ہے، لہذا اعلی Voc دراصل اعلی PCE میں تبدیل ہوتا ہے۔
رابطہ اور بحث
ساتھیوں کے لیے ایک اینٹ
ہم سامنے کی سطح پر اعلی شیٹ ریزسٹنس (Voc کے لیے) اور باریک گرڈز (FF کو برقرار رکھنے کے لیے) اور پچھلی سطح پر ڈبل پولی (Ag کے دخول کو دبانے اور دو رخی پن کو بڑھانے کے لیے) کا پیچھا کرتے ہیں۔ ایک بار جب آپ اس "دونوں اطراف کو انتہا تک" کے امتزاج کو اسٹیک کرتے ہیں، تو عمل کی کھڑکی بہت تنگ ہو جاتی ہے۔
سامنے کی طرف اعلی مزاحمتی بوران ڈفیوژن PSG کی صفائی اور بوران ماخذ جمع کرنے کی یکسانیت پر انتہائی مطالبات رکھتا ہے۔ پچھلے ڈبل پولی کو CVD جمع کرنے اور لیزر گروونگ میں یکساں طور پر اعلی درستگی کی ضرورت ہوتی ہے۔
یہاں اصل سوال ہے۔ جیسے جیسے سیل کی کارکردگی 26.7% کے نظریاتی حد کی طرف بڑھ رہی ہے، کیا ہمیں آلات کے مائیکرو یکسانیت کنٹرول (بوران ڈفیوژن کے لیے ٹیوب فرنس تھرمل فیلڈ، CVD لوڈنگ اسٹیج کی ہمواری) پر زیادہ توانائی صرف کرنی چاہیے بجائے اس کے کہ نئے عمل کے مراحل کو لامتناہی طور پر شامل کریں؟ آپ میں سے جو لائن پر محنت کر رہے ہیں، آپ کے خیال میں ہائی-Rsheet ایمیٹرز اور ڈبل پولی کی بڑے پیمانے پر پیداوار میں سب سے بڑی رکاوٹ کیا ہے، آلات کی صلاحیت یا عمل-انضمام کی ذہنیت؟
Ooitech کا نقطہ نظر
سچ کہوں تو، یہاں کہانی کسی نئے عمل کے مرحلے کے بارے میں کم اور اس بارے میں زیادہ ہے کہ جب آپ ایک ساتھ دونوں سطحوں کو دھکیلتے ہیں تو ونڈو کتنی تنگ ہو جاتی ہے۔ 430 Ω/□ ایمیٹر پر 10 μm کی انگلی پرنٹ کی سیدھ اور فرنس کی یکسانیت پر زندہ یا مرتی ہے، لہذا لڑائی واقعی "کون سی ترکیب" سے "میرا ہارڈویئر کتنا دہرایا جا سکتا ہے" کی طرف منتقل ہو جاتی ہے۔ ماڈیول لائن پر بھی یہی منطق سٹرنگنگ اور انٹرکنکشن پر اثر انداز ہوتی ہے، جہاں باریک، نازک انگلیاں لاپرواہ ہینڈلنگ کو سزا دیتی ہیں۔ Ooitech یوٹیوب چینل کو سبسکرائب کرنا قابل قدر ہے (www.youtube.com/ooitech) اگر آپ دیکھنا چاہتے ہیں کہ یکسانیت کا یہ جنون فرش پر کیسے کام کرتا ہے۔
